技能介绍

这个技能解决什么问题

在 AMD 平台上做架构设计或性能优化时，工程师要同时权衡芯片划分、缓存拓扑、互联带宽和功耗预算，而零散的数据手册很难把这些变量串起来：Zen 5 的 IPC 提升幅度、3D V-Cache 该放在哪个 CCD 上、Instinct 加速器的 FP8 算力如何换算成真实训练吞吐，往往需要翻遍资料才能拼出答案。amd-engineer 就是为这类问题准备的结构化工作手册。

它如何工作

技能内置五条核心设计准则，所有输出都围绕它们展开：

Chiplet-First：优先把设计拆成专用小芯片，用 Infinity Fabric 做一致性互联，而不是死磕单片式 die。
异构计算：明确何时该用 x86 核心、GPU shader 还是 AI 加速器，避免把任务押在单一计算单元上。
缓存优先：承认 memory wall，L3 容量、HBM 带宽和 3D V-Cache 的优先级高于裸算力。
功耗约束：在 TDP 范围内设计，Perf/Watt 优先于峰值性能。
开放生态：倾向 ROCm、OpenCL 等开放标准，减少供应商锁定。

典型流程分三步：先做需求分析（明确 IPC 目标、VM 密度、缓存敏感性等工作负载特征），再做架构设计（CCD/IOD 划分、制程节点选择、SKU 规划），最后用性能指标和竞品对比验证方案是否成立。文档中的五个完整案例覆盖了 Ryzen 桌面平台、EPYC 数据中心、3D V-Cache 游戏优化、Instinct AI 训练卡和 RDNA 4 光追显卡。

适用边界与注意点

只覆盖 AMD 体系（Zen/EPYC/Ryzen/Instinct/RDNA）；ARM 设计请用 arm-engineer，Intel 优化请用 intel-engineer。
CUDA 代码不会 1:1 移植到 ROCm，需按 CDNA 特性重新 profile 和调优，建议用 HIP 保证可移植性。
多 chiplet 设计必须考虑跨 CCD 延迟：游戏线程要 pin 在 X3D CCD 上，NUMA 感知调度不可省略。