数字设计与计算机原理实验报告

要解决什么问题

数字设计课实验往往散落在 Vivado 工程、.tex 草稿和板卡照片里，写报告时最容易踩坑的是：LUT/时序 slack、引脚映射、仿真结论 被凭记忆写错，或章节结构不符合院系模板。本技能把「报告文件 + 工程证据」当作唯一事实来源，而不是让模型自由发挥。

工作方式

1. 盘点工作区：用 rg --files 等方式定位现有报告（如 实验报告.tex、report.tex）、*.xpr 工程、HDL（*.srcs/sources_1/new）、仿真源（*.srcs/sim_1/new）、约束（*.srcs/constrs_1/new），以及 synth_1 / impl_1 运行报告、波形与板卡实拍等。
2. 抽取可验证事实：实验身份（板型、FPGA、Vivado 版本、时钟）、模块层次与端口、功能模式（按键/开关/显示/状态机）、可选仿真（testbench 意图、PASS/FAIL 日志、波形截图）、实现数据（资源、时序 pass/fail、功耗、bitstream）和已有插图路径。
3. 按模板撰写：新建或大幅重写时才读 references/report-template.md；正文用正式中文，把 HDL 机制对应到去抖、同步、计数器、PWM、ROM 查表、动态扫描、有限状态控制、时序收敛等课程概念；设计段落后附资源/时序/上板验证，引脚与模块职责用表格呈现。
4. LaTeX 构建：默认 ctexart + listings 摘录短段 SystemVerilog，用 latexmk -xelatex 编译并检查缺图、Overfull、引用与 CJK 字体问题。

边界与注意

• 仿真章节：仅在你提供仿真源码、日志、波形或明确要求讨论仿真时加入。
• 数字与引脚：必须与 Vivado 报告、XDC 交叉核对；未在文件中出现的硬件现象应标明为假设。
• 插图：只引用工作区已有或可由工程产物生成的图，路径相对 .tex 有效；无源图时不应虚构波形或资源截图。